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第1篇 ic設(shè)計(jì)工程師崗位職責(zé)
數(shù)字ic設(shè)計(jì)工程師 紫光同芯微電子有限公司 紫光同芯微電子有限公司,同方微電子,紫光同芯 數(shù)字ic設(shè)計(jì)工程師
工作內(nèi)容:
1、根據(jù)需求分析文檔,設(shè)計(jì)系統(tǒng)整體框架
2、完成模塊級(jí)設(shè)計(jì)文檔
3、根據(jù)設(shè)計(jì)文檔,確保設(shè)計(jì)的良好實(shí)現(xiàn)
4、確定驗(yàn)證方案,完成模塊級(jí)驗(yàn)證和系統(tǒng)級(jí)驗(yàn)證
5、根據(jù)評(píng)測(cè)方案,完成芯片評(píng)測(cè),定位并解決評(píng)測(cè)問(wèn)題
任職資格:
1、電子、微電子相關(guān)專業(yè)本科以上學(xué)歷
2、熟悉數(shù)字邏輯設(shè)計(jì),熟練掌握verilog語(yǔ)言,熟悉ic設(shè)計(jì)開(kāi)發(fā)流程
3、熟悉arm體系架構(gòu)和amba總線,具備soc設(shè)計(jì)經(jīng)驗(yàn);熟練使用synopsys開(kāi)發(fā)工具
4、掌握數(shù)字電路結(jié)構(gòu)的功能和特性,有較強(qiáng)的理論分析和動(dòng)手能力
第2篇 集成電路ic設(shè)計(jì)工程師崗位職責(zé)、要求以及未來(lái)可以發(fā)展的方向
上班的公交ic卡，atm取錢的銀行卡，樓宇的門卡等等，在現(xiàn)代世界不可或缺，ic設(shè)計(jì)工程師就是一個(gè)從事ic開(kāi)發(fā)的職業(yè)。隨著中國(guó)ic設(shè)計(jì)產(chǎn)業(yè)漸入佳境，越來(lái)越多的工程師加入到這個(gè)新興產(chǎn)業(yè)中。成為ic設(shè)計(jì)工程師所需門檻較高，往往需要有良好的數(shù)字電路系統(tǒng)及嵌入系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)，了解arm體系結(jié)構(gòu)，良好的數(shù)字信號(hào)處理、音視頻處理，圖像處理及有一定的vlsi基礎(chǔ)。
集成電路ic設(shè)計(jì)工程師崗位職責(zé)
1.負(fù)責(zé)數(shù)字電路的規(guī)格定義、rtl代碼編寫、驗(yàn)證、綜合、時(shí)序分析、可測(cè)性設(shè)計(jì)；
2.負(fù)責(zé)進(jìn)行電路設(shè)計(jì)、仿真以及總體布局和修改；
3.制作ic芯片功能說(shuō)明書(shū)；
4.負(fù)責(zé)芯片的開(kāi)發(fā)和設(shè)計(jì)工作；
5.負(fù)責(zé)與版圖工程師協(xié)作完成版圖設(shè)計(jì)，提供技術(shù)支持；
6.及時(shí)編寫各種設(shè)計(jì)文檔和標(biāo)準(zhǔn)化資料，實(shí)現(xiàn)資源、經(jīng)驗(yàn)共享。
集成電路ic設(shè)計(jì)工程師崗位要求
1.有扎實(shí)的電路基礎(chǔ)知識(shí)，有一定的集成電路工藝基礎(chǔ)，有較強(qiáng)的電路分析能力；
2.熟悉eda的電路設(shè)計(jì)、版圖設(shè)計(jì)及模擬工具；
3.熟悉模擬集成電路設(shè)計(jì)流程和設(shè)計(jì)方法；
4.熟悉模擬集成電路基本構(gòu)造模塊如adc/dac，pll，bandgap，op-amp，comparator，buffer等；
5.能夠設(shè)計(jì)相應(yīng)的集成電路；
6.具有團(tuán)隊(duì)合作能力，解決問(wèn)題能力強(qiáng)。
集成電路ic設(shè)計(jì)工程師發(fā)展方向
可向以下方向發(fā)展：
1.技術(shù)經(jīng)理
2.電子技術(shù)研發(fā)工程師
3.it項(xiàng)目經(jīng)理
第3篇 ic設(shè)計(jì)驗(yàn)證工程師崗位職責(zé)
ic設(shè)計(jì)驗(yàn)證工程師 西安紫光國(guó)芯半導(dǎo)體有限公司 西安紫光國(guó)芯半導(dǎo)體有限公司,華芯半導(dǎo)體,西安紫光國(guó)芯,西安紫光國(guó)芯半導(dǎo)體有限公司,紫光國(guó)芯 以下招聘職位均為公司設(shè)計(jì)服務(wù)部門的工程師職位,為上海大型國(guó)際ic公司以及國(guó)內(nèi)頂端ic公司提供on-site設(shè)計(jì)服務(wù)。
西安紫光國(guó)芯的設(shè)計(jì)服務(wù)部門能夠提供高端設(shè)計(jì)服務(wù),具備從設(shè)計(jì)規(guī)格到芯片流片完整流程的設(shè)計(jì)經(jīng)驗(yàn),包括:設(shè)計(jì)實(shí)現(xiàn)、功能驗(yàn)證、綜合和dft、物理實(shí)現(xiàn)、時(shí)序和物理檢查、流片。公司在過(guò)去幾年中成功為客戶完成了十幾款soc在65nm/40nm/28nm/14nm工藝上的soc芯片設(shè)計(jì)和流片,幫助客戶低成本的、高效的實(shí)現(xiàn)產(chǎn)品化,是目前國(guó)內(nèi)最大的設(shè)計(jì)服務(wù)外包服務(wù)商,所服務(wù)的客戶均為國(guó)際知名大型芯片設(shè)計(jì)公司以及國(guó)內(nèi)頂端芯片設(shè)計(jì)公司,具備一流的技術(shù)及設(shè)計(jì)環(huán)境以及良好的文化氛圍,我們的員工在客戶端承擔(dān)核心技術(shù)板塊,使其可以快速穩(wěn)定成長(zhǎng)。
我們各個(gè)業(yè)務(wù)板塊均提供先進(jìn)的設(shè)計(jì)開(kāi)發(fā)環(huán)境,良好的企業(yè)文化以及人文關(guān)懷,優(yōu)厚的薪酬待遇,完善的休假體系,全面的社會(huì)及商業(yè)保險(xiǎn)。誠(chéng)邀有志ic事業(yè)的人才加盟共同發(fā)展!
responsibilities:
1. according to the design specification, be responsible for the verification plan and verification objective definition.
2. test-bench development (modeling, assertions, checkers, monitors, score-board, regressions, coverage), test-case development (sequence, vrad) and integration.
3. work with random verification methodology(vmm, ovm, uvm, erm)
4. work as an independent verification engineers to check the design functionality at soc module level and chip level.
5. work as interface with front-end and back-end engineer to optimize or review the design architecture and implementation.
6. verilog or vhdl coding according to design specification or external/internal ip integration.
7. support the post simulation with gate-level verilog or vhdl net list.
requirements:
1. either bachelor, master or phd in microelectronics, electronic engineering, or related field, 2+ years of verification working experience.
2. experience with verification language (specman/e-language, system-verilog, vera)
3. experience with rtl coding and simulators (modelsim, nc-sim).
4. basic knowledge of script language (perl, tcl, c-language and so on)
5. knowledge about 2g/3g/lte handset baseband architecture, arm, ahb architecture is a plus.
6. knowledge about baseband chip peripheral (usb2.0/usb3.0, ssic, mipi) is a plus.
7. team oriented, love to work in young, international and highly motivated teams.
8. good command of english
第4篇 模擬ic設(shè)計(jì)工程師崗位職責(zé)
崗位職責(zé):
1. 負(fù)責(zé)根據(jù)客戶需求,制定產(chǎn)品的架構(gòu)設(shè)計(jì)和spec定義;
2. 負(fù)責(zé)完成相關(guān)電路的設(shè)計(jì),驗(yàn)證,測(cè)試,量產(chǎn)等具體工作;
3. 對(duì)產(chǎn)品的噪聲, 穩(wěn)定性, esd 性能等進(jìn)行提升;
4. 配合版圖設(shè)計(jì)工程師完成電路版圖設(shè)計(jì);
5. 撰寫相關(guān)的技術(shù)文檔;
能力要求:
1. 精通運(yùn)算放大器, 比較器, 鎖相環(huán), 模擬數(shù)字轉(zhuǎn)換器,電荷泵等模塊的設(shè)計(jì);
2. 具備獨(dú)立工作能力,有低噪聲電路或模擬數(shù)字轉(zhuǎn)換器設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先;
3. 熟悉半導(dǎo)體工藝流程,熟悉代工廠pdk等設(shè)計(jì)文件;
4. 有5年以上ic設(shè)計(jì)經(jīng)驗(yàn),熟練ic設(shè)計(jì)流程和eda工具;
5. 微電子、電子工程等相關(guān)專業(yè)碩士以上學(xué)歷;
6. cet6,良好的英語(yǔ)讀寫能力和文檔撰寫能力;
崗位職責(zé):
1. 負(fù)責(zé)根據(jù)客戶需求,制定產(chǎn)品的架構(gòu)設(shè)計(jì)和spec定義;
2. 負(fù)責(zé)完成相關(guān)電路的設(shè)計(jì),驗(yàn)證,測(cè)試,量產(chǎn)等具體工作;
3. 對(duì)產(chǎn)品的噪聲, 穩(wěn)定性, esd 性能等進(jìn)行提升;
4. 配合版圖設(shè)計(jì)工程師完成電路版圖設(shè)計(jì);
5. 撰寫相關(guān)的技術(shù)文檔;
能力要求:
1. 精通運(yùn)算放大器, 比較器, 鎖相環(huán), 模擬數(shù)字轉(zhuǎn)換器,電荷泵等模塊的設(shè)計(jì);
2. 具備獨(dú)立工作能力,有低噪聲電路或模擬數(shù)字轉(zhuǎn)換器設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先;
3. 熟悉半導(dǎo)體工藝流程,熟悉代工廠pdk等設(shè)計(jì)文件;
4. 有5年以上ic設(shè)計(jì)經(jīng)驗(yàn),熟練ic設(shè)計(jì)流程和eda工具;
5. 微電子、電子工程等相關(guān)專業(yè)碩士以上學(xué)歷;
6. cet6,良好的英語(yǔ)讀寫能力和文檔撰寫能力;
第5篇 高級(jí)ic設(shè)計(jì)工程師崗位職責(zé)
1.?participate in riscv or deep learning accelerator or other soc ip design for all frontend phase
2.?specification define
3.?rtl implementation
4.?analysis and optimization for performance
5.?analysis and optimization for power
6.?analysis and optimization for timing
7.?design flow: lint/synthesis/sta/formal check
8.?silicon debugging
任職條件
1.?ms with 5+ or 3+ years of experience in asic design
2.?experience with risc cpu (riscv/mips/arm) related ips design are highly desirable
3.?experience with usb/mipi_csi/mipi_dsi or other high speed interface ips design are highly desirable
4.?experience with deep learning accelerator related ips design are highly desirable
5.?experience with all phases of frontend architecture, design and validation
6.?rtl coding, design reviews, syn, cdc, fev
7.?demonstrated work experience with timing analysis, area and power optimizations, performance analysis, debug ability, ecos, and post-silicon debug
8.?excellent knowledge of verilog and popular eda simulation & implementation tools
9.?good experience in scripting languages like perl, unix shell or similar languages
第6篇 資深ic設(shè)計(jì)工程師崗位職責(zé)
資深模擬ic設(shè)計(jì)工程師 1. 有功能模塊設(shè)計(jì)經(jīng)驗(yàn);
2、熟悉高速串行接口收發(fā)器、或射頻ic設(shè)計(jì)等;
3、熟悉cmos工藝特性;
4、精通晶體管和cmos工作原理;
5、精通常用模擬電路。
1. 有功能模塊設(shè)計(jì)經(jīng)驗(yàn);
2、熟悉高速串行接口收發(fā)器、或射頻ic設(shè)計(jì)等;
3、熟悉cmos工藝特性;
4、精通晶體管和cmos工作原理;
5、精通常用模擬電路。
